TSMC представляет нашему вниманию детали относительно 10-нм технологического процесса

Компания нам рассказала последние подробности о своём 10-нм технологическом процессе, это произошло на организованном симпозиуме, который проходил в Америке. Представленные показатели для техпроцесса были немного менее амбициозными, чем те, что так долго обсуждались, в тоже время, основным направлением по части улучшений является увеличение уровня плотности по расположению транзисторов в сравнении с последними на рынке технологиями компании.

Технологический процесс 10 нм TSMC будет увеличивать плотность транзисторов практически на 110 % в сравнении с технологией 16 нм, согласно полученным данным со стороны TSMC. В сравнении с предложенными самыми современными версиями 16-нм техпроцесса TSMC, частотный вариант CLN10FF будет увеличен на 20 % при стабильном энергопотреблении, в тоже время потребление энергии уменьшится на 40 % при подобной сложности и тактовой частоте чипа.

Процесс самой разработки 10-нм технологии производства микросхем задаётся по заданному плану; на своём собственном симпозиуме TSMC уже показал публике 300-мм подложку с 256-Мбайт схемами объединения по памяти SRAM, которая была обработана по уже указанному техпроцессу.

Учитывая определённые особенности 16-нм технологий TSMC, а также различные ценообразование компании, центральной задачей 10-нм процесса будет увеличение показателя плотности транзисторов на 1 квадратный мл на площадь.

Источник: qwedr.com